小編精選 - 技術文章翻譯 · 05月27日

華為拋出「韜定律」：晶片競爭，終於不只盯著幾奈米了

這不是一句「繞開摩爾定律」的口號，而是把晶片進步的主指標，從「空間裡還能塞多少電晶體」，換成「系統裡還能少等多少時間」。

圖註：華為何庭波在 ISCAS 2026 發表「New Semiconductor Path in Practice / 半導體新路徑探索與實踐」主旨演講。圖源：華為官網新聞稿。

01 這次刷屏的，不只是一個新名詞

5 月 25 日，上海，IEEE 國際電路與系統研討會 ISCAS 2026 上，華為董事、半導體業務部總裁何庭波發表主旨演講，提出了一個很容易刷屏的新詞：韜（τ）定律。

我第一眼看到這個名字，也有點職業病式的警惕：技術產業最不缺的就是「新概念」。

但把華為新聞稿、ISCAS 議程，以及何庭波署名的 ChinaXiv 預印本放在一起看，這件事最值得討論的地方，反而不是「又一個定律」四個字，而是它背後那個工程判斷：

半導體產業不能再只靠把電晶體做小來講成長故事了。

過去幾十年，我們習慣用「幾奈米」理解晶片。製程越先進，電晶體越小，密度越高，功耗和效能也跟著改善。摩爾定律給產業提供了一個極其清晰的節拍器，登納德縮放也曾經讓功耗、電壓、尺寸之間的關係變得順滑。

但這套敘事現在越來越貴，也越來越難。

先進製程的研發和設計成本高到嚇人，互連的電阻、電容開始吞掉很多收益。電晶體繼續變小，不再自動等於系統體驗繼續變好。

02 韜定律到底在講什麼

圖註：從「幾何縮微」到「時間縮微」的理解框架。

τ，本來就是電路裡常見的「時間常數」符號。比如我們經常說 RC 延遲，本質上就是電阻 R 和電容 C 共同決定了訊號回應需要多久。

華為這次把這個概念往上抽象了一層：不只看一個元件、一段導線，而是把元件、電路、晶片、系統裡的等待時間，都放進同一個最佳化目標裡。

換句話說，以前的主線是：

把空間縮小。

電晶體更小、線更短、面積更省。

而韜定律提出的主線是：

把時間壓短。

訊號傳播更快，關鍵路徑更短，存取記憶體和通訊更少繞路，端到端任務更快完成。

這對網際網路從業者其實很好理解。我們做一個複雜系統的效能最佳化，從來不會只盯一行程式碼。

一個介面慢，可能是 SQL 慢，可能是快取沒命中，可能是跨機房鏈路繞遠了，也可能是上游服務的佇列把請求堵住了。真正有效的最佳化，往往是把全鏈路的等待拆開，找到最主要的那段時間，然後一點點壓縮。

韜定律講的也是類似的事，只不過它發生在晶片和電子系統裡。

03 它不是單點最佳化，而是跨層協同

圖註：韜定律強調元件、電路、晶片、系統的跨層協同。

華為公開材料裡，把這套方法放在幾個層級裡討論。

元件層，繼續優化電晶體和互連的電阻、電容，盡量減少底層時間常數。

電路層，引入 LogicFolding，也就是「邏輯摺疊」。它的核心不是魔法，而是透過垂直堆疊等三維組織方式，把原本攤在平面上的部分關鍵路徑折起來，縮短走線長度，降低 RC 延遲。何庭波預印本中提到，在行動 SoC 的案例裡，LogicFolding 在固定元件節點上帶來了電晶體密度和能效的提升。

晶片層，重點變成軟體、架構、晶片的協同。很多時候，效能不是算力峰值不夠，而是資料流、指令流、存取記憶體層級沒有配合好。把真實負載拆開看，哪些時間花在計算，哪些花在搬資料，哪些花在同步，才有機會繼續往下壓。

系統層，華為提到靈衢匯流排、統一記憶體定址和原生記憶體語義。這裡的關鍵字是「少轉換、少拷貝、少握手」。AI 計算尤其典型：晶片之間、機櫃之間、資料中心之間的通訊越來越決定整體效率。單個晶片再強，如果大量時間都在等資料，系統吞吐也會被拉住。

所以，韜定律真正想強調的不是某一個元件參數，而是把全棧等待時間變成一個共同最佳化目標。